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mappatura I/O in logicLab

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angelisrl
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Joined: 23/03/2022, 8:54

mappatura I/O in logicLab

Post by angelisrl »

Buonasera,
devo realizzare un progetto su td710 per la gestione di un impianto, premetto che ho lavorato poco in ambiente pixsys.
Nei video che ho consultato per rinfrescarmi la memoria i singoli bit dei segnali vengono raggruppati in WORD e viceversa
per mezzo delle apposite funzioni.

Mentre in un progetto perfettamente funzionante che ho dovuto realizzare tempo fa ho notato che ingressi e uscite dei moduli esano assegnati direttamente ai bit variabili senza che queste venissero raggruppate.

Nell'effettivo che differenza ce tra i due modi di assegnare ingressi e uscite?
il metodo che ho utilizzato bypassando il raggruppamento dei segnali in WORD risulta meno preferibile per qualche motivazione?

Grazie in anticipo
Pixsys tecnico 1
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Re: mappatura I/O in logicLab

Post by Pixsys tecnico 1 »

Salve,
l'assegnazione "semplice" dei singoli bit di una WORD è una funzione che è stata implementata nelle ultime versioni di IDE solo su alcuni modelli. Di fatto comunque non c'è differenza in quanto comunque il PLC legge/scrive l'intera WORD (funzionamento standard del modbus RTU per gli holding register), semplicemente evita un po' di codice PLC.
Se continua ad usare i FB "bit_to_word" e "Word_to_bit" l'importante è che questi:
- siano inseriti in un programma assegnato al task di FAST
- se sono letture questo programma deve essere il primo dell'elenco dei vari programmi assegnati al FAST, così il resto del codice ha sempre il dato aggiornato "sincrono" a quel ciclo macchina.
- se sono scritture questo programma deve essere l'ultimo dell'elenco dei vari programmi assegnati al FAST, così le uscite sono aggiornate in maniera "sincrona", alla fine dello stesso ciclo macchina.
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